结势垒肖特基二极管及其制造方法与流程

本发明涉及结势垒肖特基二极管及其制造方法。背景技术：1、以往，已知一种沟槽型结势垒肖特基(jbs)二极管(参照专利文献1)，具备：n型半导体层，其形成在n型半导体基板上，具有在与n型半导体基板相反的一侧的面开口的沟槽；p型半导体层，其埋入于n型半导体层的沟槽内；阳极电极，其以与p型半导体层接触的方式形成在n型半导体层上；以及阴极电极，其形成在n型半导体基板的与n型半导体层相反的一侧的面上。2、根据专利文献1所述的沟槽型jbs二极管，在向阳极电极与阴极电极之间施加了反向的电压时，由于肖特基势垒，电流不流动，此时，耗尽层从p型半导体层扩大，相邻的p型半导体层之间的沟道关闭，因此，漏电流被有效地抑制。3、现有技术文献4、专利文献5、专利文献1：日本特开2019-36593号公报技术实现思路1、发明要解决的问题2、然而，根据专利文献1所述的沟槽型jbs二极管，由于p型半导体层是埋入于沟槽内的整个区域的，因此，p型半导体层的电阻大。所以，产生了浪涌电流时的发热大，p型半导体层周边的连接部分有可能变得容易损伤。即，有时会成为浪涌耐性变低的原因。另外，若p型半导体层的电阻大，则会阻碍用于pn结附近的耗尽区域的形成、消失的充放电所需要的电荷的移动，因此开关动作时的能量损耗有时会变大。3、本发明的目的在于提供一种浪涌耐性优异且抑制了开关动作时的能量损耗的具备沟槽结构的结势垒肖特基二极管及其制造方法。4、用于解决问题的方案5、为了达到上述目的，本发明的一方面提供下述[1]～[4]的结势垒肖特基二极管和下述[5]的结势垒肖特基二极管的制造方法。6、[1]一种结势垒肖特基二极管，具备：n型半导体层，其包括n型半导体，具有在第1面开口的多个沟槽；p型半导体膜，其包括p型半导体，设置为与所述多个沟槽的内表面相接；阳极电极，其设置在所述n型半导体层的所述第1面上并与所述n型半导体层的所述多个沟槽之间的台面形状部接触，其一部分在所述多个沟槽内被所述p型半导体膜覆盖；以及阴极电极，其直接或隔着其它层设置在所述n型半导体层的与所述第1面相反的一侧的第2面上，所述p型半导体的电子亲和力χp和功函数以及所述n型半导体的电子亲和力χn和功函数满足由式表示的条件。7、[2]根据上述[1]所述的结势垒肖特基二极管，其中，所述n型半导体层与所述p型半导体膜包括不同的半导体。8、[3]根据上述[2]所述的结势垒肖特基二极管，其中，所述n型半导体层包括氧化镓系半导体。9、[4]根据上述[1]～[3]中的任意一项所述的结势垒肖特基二极管，其中，所述p型半导体包含cu2o、nio、ag2o、多晶si、单晶si、非晶si、sno或cuo。10、[5]一种结势垒肖特基二极管的制造方法，包含：在包括n型半导体的n型半导体层的第1面形成多个沟槽的工序；形成与所述多个沟槽的内表面相接的包括p型半导体的p型半导体膜的工序；在所述n型半导体层的所述第1面上形成阳极电极的工序，所述阳极电极的一部分在所述多个沟槽内被所述p型半导体膜覆盖；以及在所述n型半导体层的与所述第1面相反的一侧的第2面上直接或隔着其它层形成阴极电极的工序，所述p型半导体的电子亲和力χp和功函数以及所述n型半导体的电子亲和力χn和功函数满足由式表示的条件。11、发明效果12、根据本发明，能够提供一种浪涌耐性优异且抑制了开关动作时的能量损耗的具备沟槽结构的结势垒肖特基二极管及其制造方法。技术特征：1.一种结势垒肖特基二极管，其特征在于，具备：2.根据权利要求1所述的结势垒肖特基二极管，其中，3.根据权利要求2所述的结势垒肖特基二极管，其中，4.根据权利要求1至3中的任意一项所述的结势垒肖特基二极管，其中，5.一种结势垒肖特基二极管的制造方法，其特征在于，包含：技术总结提供一种浪涌耐性优异且抑制了开关动作时的能量损耗的具备沟槽结构的结势垒肖特基二极管及其制造方法。作为一个实施方式，提供一种结势垒肖特基二极管(1)，其具备：n型半导体层(11)，其具有多个沟槽(111)；p型半导体膜(12)，其设置为与多个沟槽(111)的内表面相接；阳极电极(13)，其设置在n型半导体层(11)的第1面(113)上并与n型半导体层(11)的台面形状部(112)接触，其一部分在多个沟槽(111)内被p型半导体膜(12)覆盖；以及阴极电极(14)，其直接或隔着其它层设置在n型半导体层(11)的第2面(114)上。技术研发人员：高冢章夫受保护的技术使用者：株式会社田村制作所技术研发日：技术公布日：2024/8/16